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@@ -0,0 +1,660 @@
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Progetto di Reti Logiche
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Prof. Fornaciari, Prof. Palermo e Prof. Salice
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Anno Accademico 2025 - 2026
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SPECIFICA per lo svolgimento del progetto
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Revisione del 24 Febbraio 2026
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Descrizione generale
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La specifica della “Prova Finale (Progetto di Reti Logiche)” per l’Anno Accademico
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2025/2026 chiede di implementare un modulo HW (descritto in VHDL) che si interfacci con
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una memoria e che rispetti le indicazioni riportate nella seguente specifica.
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Si richiede di progettare e implementare in VHDL un modulo hardware che gestisce una lista
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ordinata di task memorizzati in una memoria esterna. Ogni task è rappresentato da una
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coppia di campi: ID_TASK (6 bit) e PRIORITY (2 bit). Ad esempio, 00100111 indica il task
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con ID 001001 che ha priorità 11. Le priorità vanno da 0 (più alta) a 3 (più bassa). Non
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possono esistere due task con lo stesso ID_TASK (questo implica che non possono esistere
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più di 63 task nella lista). L’ID_TASK è sempre un numero positivo e 0 rappresenta una
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condizione di errore (lista vuota).
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La lista dei task è memorizzata in una memoria con la seguente struttura:
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● All’indirizzo 0 è memorizzato il numero di task attualmente presenti nella lista.
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● A partire dall’indirizzo 1 sono memorizzati i task all’interno di un byte di memoria
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(ID_TASK & PRIORITY), che devono essere sempre mantenuti ordinati in base alla
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priorità (priorità più bassa numericamente = più alta gerarchicamente, e quindi prima
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nella lista). All’interno del byte, ID_TASK occupa i 6 bit più alti e PRIORITY i 2 bit più
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bassi. Ad esempio, 0x00001100 è il task con ID_TASK 3 e PRIORITY 0.
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Il modulo deve supportare quattro operazioni, selezionate tramite un ingresso di controllo a 2
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bit denominato OP:
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● OP = 00: decrementa la priorità di tutti i task presenti nella lista. Ogni indicatore di
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priorità deve essere incrementato di 1, senza superare il valore numerico massimo (3
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- priorità più bassa). Il valore di priorità satura a 3 (priorità minima). Tutti i task
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mantengono l’ordinamento che avevano prima dell’incremento del valore di priorità.
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In particolare, la lista dei task a priorità 3 vedrà prima tutti i task che avevano priorità
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2 e poi quelli che già erano a priorità 3 (in pratica sarà sufficiente modificare i valori di
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priorità senza alcun riordino).
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● OP = 01: Rimuove dalla lista il primo task (indirizzo 1). Tutti i task successivi devono
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essere spostati di una posizione, il numero di task deve essere decrementato, e il
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numero del task estratto deve essere fornito in uscita dal modulo. Il primo task della
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lista potrebbe avere una priorità qualunque (0, 1, 2 o 3). In caso di lista vuota, deve
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essere fornito in uscita il valore di ID_TASK 0 (0x000000) . Il valore ID_TASK deve
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essere valido quando DONE viene portato a 1.
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● OP = 10: Aggiunge un nuovo task alla lista, inserendolo in coda ai task a pari priorità,
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preservando l’ordine di tutti gli altri task. Se la lista è vuota, il task deve essere
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inserito in prima posizione.
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● OP = 11: Svuota completamente la lista. Il valore in memoria all’indirizzo 0 deve
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essere posto a zero; il contenuto degli altri indirizzi può essere ignorato (quello che è
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stato scritto in passato riamane invariato) o resettato (tutti i valori sono posti a zero).
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Il modulo utilizza un protocollo di hand-shake START-DONE per la sincronizzazione con la
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logica esterna. Il comportamento richiesto è il seguente:
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●
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Il segnale START, generato dall’esterno, viene posto a 1 per avviare l’operazione
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selezionata tramite OP.
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● START deve rimanere a 1 fino a quando il modulo non porta il segnale DONE a 1,
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indicando che l’operazione è stata completata.
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● Quando DONE è a 1, la logica esterna deve riportare START a 0.
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● Quando START torna a 0, il modulo può riportare DONE a 0 e prepararsi a ricevere
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una nuova operazione.
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● Una nuova operazione può essere avviata solo quando DONE è a 0.
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Dopo che il modulo viene resettato (quindi subito dopo la transizione RESET 1 -> 0), esso
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deve comportarsi come segue:
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● Dopo un reset, la lista deve essere considerata vuota. Il modulo deve quindi scrivere
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il valore zero all’indirizzo 0 della memoria.
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● Durante questa fase di inizializzazione, il segnale DONE deve essere mantenuto a 1,
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indicando che il modulo non è ancora pronto a ricevere operazioni, e solo dopo che
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l’azzeramento è stato effettuato, il modulo può riportare DONE a 0 e rendersi
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disponibile a nuove operazioni.
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Il modulo deve garantire:
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Il corretto aggiornamento della memoria in seguito a ogni operazione.
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Il mantenimento dell’ordine dei task nella lista.
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●
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●
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● La gestione appropriata dei casi limite, ad esempio lista vuota.
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●
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Il rispetto del protocollo START-DONE come descritto.
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Si precisa che
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la presente specifica descrive un comportamento completamente
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deterministico: a parità di sequenze di ingresso, le uscite generate e il contenuto della
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memoria nella parte valida (lista dei task) risultano invariati. Qualsiasi eventuale scenario
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che presenti ambiguità o comportamenti non univocamente determinati dovrà essere
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identificato e prontamente segnalato.
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Interfaccia del Componente
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Il modulo da implementare ha 4 ingressi primari, uno ad 1 bit (i_start), uno a 6 bit (i_task_id),
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uno a 2 bit (i_task_priority) e uno da 2 bit (i_op), e due uscite primarie, una da 1 bit (o_done)
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e una da 6 bit (o_task_id). Inoltre, il modulo ha un segnale di clock CLK, unico per tutto il
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sistema e un segnale di reset RESET anch’esso unico per tutto il sistema. Tutti i segnali
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sono sincroni e devono essere interpretati sul fronte di salita del clock. L’unica eccezione è
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RESET che, invece, è asincrono. RESET può essere generato in qualsiasi momento
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dell’esecuzione.
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Il componente da descrivere deve avere la seguente interfaccia.
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entity project_reti_logiche is
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port (
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i_clk : in std_logic;
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i_rst : in std_logic;
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i_start
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: in std_logic;
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i_task_id
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: in std_logic_vector(5 downto 0);
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i_task_priority : in std_logic_vector(1 downto 0);
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i_op : in std_logic_vector(1 downto 0);
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o_done : out std_logic;
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o_task_id : out std_logic_vector(5 downto 0);
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o_mem_addr : out std_logic_vector(15 downto 0);
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i_mem_data : in std_logic_vector(7 downto 0);
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o_mem_data : out std_logic_vector(7 downto 0);
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o_mem_we : out std_logic;
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o_mem_en : out std_logic
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);
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end project_reti_logiche;
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In particolare:
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●
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●
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●
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●
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●
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il nome del modulo deve essere project_reti_logiche e deve essere
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presente una sola architettura per ogni entità; la violazione di queste
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indicazioni comporta
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il Test Bench e una
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l’impossibilità di eseguire
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conseguente valutazione di zero;
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i_clk è il segnale di CLOCK in ingresso generato dal Test Bench;
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i_rst è il segnale di RESET che inizializza la macchina pronta per ricevere il
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primo segnale di START;
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i_start è il segnale di START generato dal Test Bench;
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i_task_id è il vettore di bit rappresentante il ID_TASK generato dal Test
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Bench;
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●
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●
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i_task_priority è il vettore di bit rappresentante il PRIORITY generato dal Test
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Bench;
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i_op è il vettore di 2 bit rappresentante l’operazione da dover effettuare sulla
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lista di task;
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● o_done è il segnale DONE di uscita che comunica la fine dell’elaborazione;
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● o_task_id è il vettore di bit rappresentante il ID_TASK del task a priorità più
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alta estratto dalla memoria;
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● o_mem_addr è il segnale (vettore) di uscita che manda l’indirizzo alla
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●
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memoria;
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i_mem_data è il segnale (vettore) che arriva dalla memoria e contiene il dato
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in seguito ad una richiesta di lettura;
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● o_mem_data è il segnale (vettore) che va verso la memoria e contiene il dato
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che verrà successivamente scritto;
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● o_mem_en è il segnale di ENABLE da dover mandare alla memoria per poter
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comunicare (sia in lettura che in scrittura);
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● o_mem_we è il segnale di WRITE ENABLE da dover mandare alla memoria
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(=1) per poter scriverci. Per leggere da memoria, esso deve essere 0.
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APPENDICE: Descrizione Memoria
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NOTA: La memoria è già istanziata all’interno del Test Bench e non va sintetizzata
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La memoria e il suo protocollo può essere estratto dalla seguente descrizione VHDL che fa
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parte del test bench e che è derivata dalla User guide di VIVADO disponibile al seguente
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link:
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https://www.xilinx.com/support/documentation/sw_manuals/xilinx2017_3/ug901-vivado-synth
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esis.pdf
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-- Single-Port Block RAM Write-First Mode (recommended template)
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--
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-- File: rams_02.vhd
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--
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library ieee;
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use ieee.std_logic_1164.all;
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use ieee.std_logic_unsigned.all;
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entity rams_sp_wf is
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port(
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clk : in std_logic;
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we : in std_logic;
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en : in std_logic;
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addr : in std_logic_vector(15 downto 0);
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di : in std_logic_vector(7 downto 0);
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do : out std_logic_vector(7 downto 0)
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);
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end rams_sp_wf;
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||||
architecture syn of rams_sp_wf is
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type ram_type is array (65535 downto 0) of std_logic_vector(7 downto 0);
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signal RAM : ram_type;
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begin
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process(clk)
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||||
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||||
begin
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if clk'event and clk = '1' then
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||||
if en = '1' then
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if we = '1' then
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RAM(conv_integer(addr)) <= di;
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do
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||||
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<= di after 2 ns;
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|
||||
else
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||||
|
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do <= RAM(conv_integer(addr)) after 2 ns;
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end if;
|
||||
end if;
|
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end if;
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end process;
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end syn;
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ESEMPIO
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L’esempio qui di seguito mostra il comportamento a seguito dei segnali di ingresso. Qui di
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seguito è presente la situazione della memoria a seguito dell’inserimento di diversi task (fase
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non mostrata nell’esempio). I valori non espliciti sono valori di memoria che non vengono
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considerati per il normale funzionamento.
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SITUAZIONE INIZIALE (6 task già in tabella)
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MEMORIA
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INDIRIZZO
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VALORE
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ID_TASK PRIORITY
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0x00000110
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0x01000000
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||||
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||||
0x01011000
|
||||
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||||
0x01011100
|
||||
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||||
0x01010101
|
||||
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||||
0x01110010
|
||||
|
||||
0x00010011
|
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16
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22
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||||
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23
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21
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28
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4
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||||
0
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||||
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||||
0
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||||
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||||
0
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||||
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1
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2
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3
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0
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||||
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1
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||||
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||||
2
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3
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4
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5
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6
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7
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OPERAZIONE: 00 (incremento valore di priorità)
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MEMORIA
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INDIRIZZO
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||||
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||||
VALORE
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||||
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||||
ID_TASK PRIORITY
|
||||
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||||
0x00000110
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||||
|
||||
0x01000001
|
||||
|
||||
0x01011001
|
||||
|
||||
0x01011101
|
||||
|
||||
0x01010110
|
||||
|
||||
0x01110011
|
||||
|
||||
0x00010011
|
||||
|
||||
16
|
||||
|
||||
22
|
||||
|
||||
23
|
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|
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21
|
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|
||||
28
|
||||
|
||||
4
|
||||
|
||||
1
|
||||
|
||||
1
|
||||
|
||||
1
|
||||
|
||||
2
|
||||
|
||||
3
|
||||
|
||||
3
|
||||
|
||||
0
|
||||
|
||||
1
|
||||
|
||||
2
|
||||
|
||||
3
|
||||
|
||||
4
|
||||
|
||||
5
|
||||
|
||||
6
|
||||
|
||||
7
|
||||
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OPERAZIONE: 10 (aggiunge un task) - ID_TASK: 19 - PRIORITY: 2
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||||
MEMORIA
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||||
INDIRIZZO
|
||||
|
||||
VALORE
|
||||
|
||||
ID_TASK PRIORITY
|
||||
|
||||
0x00000111
|
||||
|
||||
0x01000001
|
||||
|
||||
0x01011001
|
||||
|
||||
0x01011101
|
||||
|
||||
0x01010110
|
||||
|
||||
0x01001110
|
||||
|
||||
0x01110011
|
||||
|
||||
0x00010011
|
||||
|
||||
16
|
||||
|
||||
22
|
||||
|
||||
23
|
||||
|
||||
21
|
||||
|
||||
19
|
||||
|
||||
28
|
||||
|
||||
4
|
||||
|
||||
1
|
||||
|
||||
1
|
||||
|
||||
1
|
||||
|
||||
2
|
||||
|
||||
2
|
||||
|
||||
3
|
||||
|
||||
3
|
||||
|
||||
0
|
||||
|
||||
1
|
||||
|
||||
2
|
||||
|
||||
3
|
||||
|
||||
4
|
||||
|
||||
5
|
||||
|
||||
6
|
||||
|
||||
7
|
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|
||||
8
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OPERAZIONE: 01 (rimuove il primo task)
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MEMORIA
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INDIRIZZO
|
||||
|
||||
VALORE
|
||||
|
||||
ID_TASK PRIORITY
|
||||
|
||||
0x00000110
|
||||
|
||||
0x01011001
|
||||
|
||||
0x01011101
|
||||
|
||||
0x01010110
|
||||
|
||||
0x01001110
|
||||
|
||||
0x01110011
|
||||
|
||||
0x00010011
|
||||
|
||||
22
|
||||
|
||||
23
|
||||
|
||||
21
|
||||
|
||||
19
|
||||
|
||||
28
|
||||
|
||||
4
|
||||
|
||||
1
|
||||
|
||||
1
|
||||
|
||||
2
|
||||
|
||||
2
|
||||
|
||||
3
|
||||
|
||||
3
|
||||
|
||||
0
|
||||
|
||||
1
|
||||
|
||||
2
|
||||
|
||||
3
|
||||
|
||||
4
|
||||
|
||||
5
|
||||
|
||||
6
|
||||
|
||||
7
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OPERAZIONE: 11 (svuota la lista)
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MEMORIA
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INDIRIZZO
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||||
|
||||
VALORE
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ID_TASK PRIORITY
|
||||
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||||
0x00000000
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||||
|
||||
0
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||||
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||||
1
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||||
OPERAZIONE: 10 (aggiunge un task) - ID_TASK: 31 - PRIORITY: 3
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||||
MEMORIA
|
||||
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||||
INDIRIZZO
|
||||
|
||||
VALORE
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||||
|
||||
ID_TASK PRIORITY
|
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|
||||
0x00000001
|
||||
|
||||
0x01111111
|
||||
|
||||
0
|
||||
|
||||
1
|
||||
|
||||
2
|
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||||
OPERAZIONE: 10 (aggiunge un task) - ID_TASK: 15 - PRIORITY: 0
|
||||
|
||||
MEMORIA
|
||||
|
||||
INDIRIZZO
|
||||
|
||||
VALORE
|
||||
|
||||
ID_TASK PRIORITY
|
||||
|
||||
0x00000010
|
||||
|
||||
0x00111100
|
||||
|
||||
0x01111111
|
||||
|
||||
15
|
||||
|
||||
31
|
||||
|
||||
0
|
||||
|
||||
3
|
||||
|
||||
0
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1
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2
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3
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OPERAZIONE: 10 (aggiunge un task) - ID_TASK: 20 - PRIORITY: 0
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MEMORIA
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INDIRIZZO
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VALORE
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ID_TASK PRIORITY
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0
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1
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2
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3
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0x000000011
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0x00111100
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0x01010000
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0x01111111
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15
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20
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31
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0
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0
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3
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Progetto di Reti Logiche
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Prof. Fornaciari, Prof. Palermo e Prof. Salice
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Anno Accademico 2025 - 2026
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NOTE DI AGGIORNAMENTO DELLA SPECIFICA
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In questa pagina potete trovare le modifiche fatte alla specifica del progetto dal suo primo rilascio.
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Tutti i cambiamenti con data annessa saranno riportati qui sotto e sono mantenuti in rosso nel testo.
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Errata Corrige:
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- Aggiornamento 24.02.2026:
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Il numero massimo di task nella lista non è 31 come nella versione originale ma 63.
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Questo è derivato dal fatto che il numero di bit per il task_id è 6.
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