Progetto di Reti Logiche Prof. Fornaciari, Prof. Palermo e Prof. Salice Anno Accademico 2025 - 2026 REGOLE per lo svolgimento del progetto (Aggiornamento del 27 Novembre 2025) Compito dello studente è quello di descrivere in VHDL e sintetizzare il componente HW che implementa la specifica richiesta, interfacciandosi con una memoria dove sono memorizzati i dati e dove andrà scritto il risultato finale. Allo studente verrà fornito un Test Bench di esempio (che include la memoria) per validare il corretto funzionamento del modulo implementato. ● ● Il progetto può essere svolto in gruppi composti da un massimo di 2 studenti che debbono avere il medesimo docente di riferimento. Il progetto è una attività autonoma che non coinvolge in nessun modo il corpo docente a meno di chiarimenti sulla specifica di progetto. ● Nel caso il testo di specifica risulti incompleto, è compito del gruppo di lavoro contattare i docenti motivando accuratamente la ragione della incompletezza. ● Strumento di sintesi da usare è XILINX VIVADO WEBPACK e la FPGA target può essere qualunque perchè il progetto è talmente piccolo che non ha problemi. (Esempio: Artix-7 FPGA xc7a200tfbg484-1) Il progetto deve funzionare con un periodo di clock di almeno 20 ns; Criteri di valutazione ● Un componente descritto e simulabile correttamente in pre-sintesi viene valutato fino ad un massimo di 24. ● Un componente sintetizzabile e correttamente simulabile in post-sintesi può ottenere una valutazione superiore a 24: fino a 30 per un progetto fatto in coppia, fino a 30L per un progetto svolto da un singolo studente. ● Lo studente deve allegare al progetto come documentazione una relazione. Quest’ultima deve includere: 1) specifiche di progetto 2) scelte progettuali 3) risultati dei test fatti e le ragioni di tali test (motivare le scelte) 4) risultati della sintesi. Nel caso di un componente descritto e simulabile correttamente in pre-sintesi questo deve essere chiaramente segnalato anche nella relazione. La qualità della relazione concorre alla definizione del voto complessivo. Il voto finale, in entrambi i casi, terrà conto dei test superati dal componente, dalla qualità del codice VHDL e della relazione presentata (incluse le scelte progettuali). Un progetto fatto in coppia può comunque raggiungere la lode grazie alla valutazione complessiva dell’implementazione e della relazione. ● ● ATTENZIONE: non è possibile rifiutare il voto finale. Questo è dovuto alla tipologia del progetto che è considerato, da regolamento didattico, una “PROVA FINALE”. ● E’ facoltà dei docenti richiedere un'integrazione mediante una discussione orale o una prova pratica relativamente allo sviluppo del progetto nell'ambiente suggerito, in aggiunta alla valutazione basata sulla prova di funzionamento del codice e della relazione. Criteri di Consegna ● La specifica del progetto resta invariata per tutto l’anno accademico. La consegna del progetto può essere fatta solo una volta nell’arco dell’anno accademico con la possibilità di una ed unica risottomissione in caso di insufficienza (si legga la nota successiva). ● ● NOTA: nel caso che la prima consegna risulti insufficiente (9